浮士德英特爾宣布完成PowerVia背面電源技術的開發

英特爾在 2023 年國際電子裝置製造大會上宣布，他們已經成功完成了名為 Powervia 的背面電源技術的開發。 該技術基於英特爾最新的電晶體研究成果，可實現具有 60nm 柵極間距的互補金屬氧化物半導體場效應電晶體 （CFETS） 的垂直堆疊。 通過堆疊電晶體，該技術提高了面積效率和效能，同時還結合了背面電源和直接背面接觸。

英特爾解釋說，晶元製造在過去幾年中是分層的，從最小的元件 - 電晶體 - 開始，然後建立更小的線層，將電晶體連線到金屬層。 這些線路稱為訊號互連，它們還包括用於為電晶體供電的電源線。 但隨著電晶體變得越來越小，密度越來越大，互連和電力線共享的線路層變得越來越混亂。 面對這個問題，英特爾開始尋找一種將電源線遷移到晶元背面的背面電源技術。

英特爾的背面電源解決方案 Powervia 已產生具有競爭力的測試結果。 這項技術解決了傳統問題"披薩風格"製造方法的問題，特別是電源線和互連線的分離以及線徑的擴大，改善了電源和訊號傳輸。

對於英特爾的電晶體堆疊和背供電技術，研究表明，它將在微型電晶體的密度中發揮重要作用。 英特爾強調，這將超越它"五年工藝節點計畫"延續採用背面電源技術的微型電晶體。

目前，英特爾的技術比競爭對手具有一定的優勢。 例如，台積電將在 2025 年在第一代 2nm 工藝中引入全環繞柵極 （GAA） 架構進行量產，然後在 2026 年在第二代 2nm 工藝中引入背面電源技術。 同時，雖然南韓三星已將GAA架構引入到將於2024年量產的3nm工藝技術中，但他們預計將引入背面電源技術，直到2024年量產的2nm工藝。 從這個角度來看，英特爾確實領先了一步。