隨著晶圓代工廠開發越來越先進的工藝節點以滿足消費者的需求，當今先進處理器上的電晶體數量達到數百億個，與 1970 年代中期只有幾千個電晶體相去甚遠。
在過去的幾十年裡，影響半導體行業的最深遠的技術是電晶體的穩步發展。 在半導體製造中，每一代新事物都帶來電晶體密度的增加，近年來，我們已經能夠聽到：“摩爾定律無法延續，電晶體的極小極限即將到來。 像這樣的聲音。
在最近的IEEE國際電子裝置大會上，英特爾、三星和台積電都展示了他們的最新技術。 其中，CFETS（互補場效應電晶體）總是出現。 可以說，CFET已經被列入了晶元路線圖的下乙個發展計畫。 在這篇文章中，我們將看看最新的三巨頭所揭示的CFET的最新進展，以及為什麼CFT是瘋狂的。
邁向CFET，邁向垂直化
在半導體製造中，每一代新產品都會帶來電晶體密度的增加。 然而，這並不是通過減小特徵尺寸來實現的，而是通過減少每個電晶體的特徵數量來實現的。 當電晶體不能變小時，唯一的方向是向上。
要了解CFEts解決了哪些問題，我們先來看看電晶體的演進。
在電晶體的早期，傳統的電晶體是平面場效電晶體，它是通過將柵極電極放置在溝道區域的頂部而形成的，有效地允許器件在二維平面上導電。 但是，如果柵極長度小於20 nm，則源極和漏極靠得太近，氧化物較薄，容易漏電流，難以進一步減小電晶體的尺寸。
2011 年，英特爾加大了力度。 率先在22nm技術節點上使用FinFET（FinFET（Fin-Effect Transistors）。 FinFET實現了兩個突破，一是使晶體更薄，解決了漏電問題，二是向上發展，晶圓內部結構由水平向垂直轉變。
CMOS的演變。
從上圖可以看出，從平面FET到FinFET，電晶體是“豎立”的。 這種結構變化非常有效，在與上一代平面架構相同的效能水平下，功耗降低了約 50%，效能提高了 37%。
隨著半導體工藝的不斷進步，FinFET有望根據摩爾定律提高效能並減小面積。 然而，當涉及到 7nm 和 5nm 時，FinFET 已經不夠用了。 在5nm時，即使使用EUV光刻技術，基於FinFET結構的晶元尺寸也越來越難以減小。
後來，業界提出了GAAFET（Surround Gate Field Effect Transistor），這也是乙個向上的方向。 從本質上講，GAAFET是FinFET的鰭片，它們旋轉90°並向上堆疊，以增加柵極和溝道之間的接觸面積。
隨著Gaafet的出現，電晶體已經能夠向前發展幾代。 但是，還是會有問題的，因為GAA電晶體架構的能力有其侷限性，單個器件結構形式的優化已經到了極限。
就在那時，CFETS出現了，並繼續向上移動。 在CFET架構中，N和PMOS器件相互堆疊，在電路中的邏輯標準單元中，傳統N P-FET共面布局間距的尺寸限制可以縮小到4T（軌道）高度，同時將SRAM單元面積減少40%以上。
1nm之後，CFETS成為GAA的繼任者。 今年，英特爾、台積電、三星都展示了自己的CFET技術，但這項技術是在20年前提出的，北京大學的張勝東博士提出了堆疊互補電晶體（stacked CMOS）的概念，堆疊電晶體的原型是在2024年研製出來的。
張勝東博士還在IEEE Electron Device Letters上發表了“A Stacked CMOS Technology on SOI Substrate”（第25卷，第9期，2024年9月，第661-663頁）。
這在英特爾和台積電的相關報告中被引用。 台積電在VLSI 2021報告《未來十年的CMOS器件技術》中指出，北京大學的3D堆疊CMOS電晶體是業界首款堆疊互補電晶體，比台積電和英特爾早15年。
CFET的奧秘？
如前所述，CFET架構必須與NMOS和PMOS垂直堆疊，這使得該過程更加複雜。 目前，業界實施CFET的方式有兩種：單片式和順序式。
整體CFET流分為三部分：底部通道的外延生長、中間層的沉積和頂部通道的外延生長。 單片的優點是可以快速引入 CFETS，與現有的基於奈米晶元的工藝相比，這種整合解決方案的破壞性和成本最低。
順序是自下而上製造元件，使用晶圓鍵合技術在頂部覆蓋半導體層，整合頂部元件，並連線頂部和底部網格。 雖然順序整合過程相對簡單，但晶圓轉移很困難。 因此，對於兩種方式中的哪一種，業內沒有明確的結論。
目前，IMEC還在全球範圍內從事CFET研究。 IMEC的製造路線圖顯示，FinFET電晶體將達到3nm的末端，然後轉向Gate All Around（GAA）技術電晶體，2024年量產，隨後是FSFET和CFETS。
2020 年，IMEC 展示了柵極間距（即接觸式多晶間距 （CPP））為 90nm 的 CFET 器件，2023 年，IMEC 展示了通過單片整合構建的行業相關柵極間距為 48 nm 的單極 CFET 器件。
a） 工藝截面結束 **底部 PFET 和 （b） 頂部 NFET 的 IMEC （LG， Phys=27nm）。
CFET三巨頭之爭
綜上所述，讓我們來看看台積電、英特爾和三星 CFET 的詳細資訊。
台積電在多個技術研討會上透露了有關CFETS的訊息，並表示該實驗室內部已經有了CFETS。
近日，台積電發布了其最新的**，題為“48nm Gate Spacing Complementary Field Effect Transistor （CFET） Demonstration for Future Logic Technology Expansion”，再次表明了其對CFET的興趣。
台積電團隊將討論他們所描述的實用的單片CFET方法，用於在48 nm柵極間距下進行邏輯技術縮放。 與英特爾一樣，他們在 p 型奈米片電晶體之上使用 n 型奈米片電晶體。 這將報告導通狀態電流和亞閾值洩漏 - 在摘要中分別描述為“高”和“低”。 這導致開/關電流比為六個數量級。
台積電 CFET 與橫截面透射電子顯微鏡**顯示了台積電的單片 CFET，柵極間距為 48 nm，NFET 位於 PFET 上方，兩種型別的電晶體都被單個金屬柵極包圍。 **iedm
根據摘要，該電晶體的FET良率超過90%，並成功通過了測試。 概要中的最後一條評論是：“雖然仍然必須整合其他基本功能以釋放CFET技術的潛力，但這項工作為實現這一目標鋪平了道路。 ”
英特爾是三家展示 CFET 的公司中的第一家，在 2020 年展示了 CFET 的早期版本。 同樣，P溝道和N溝道電晶體堆疊在一起，以減小CMOS對的尺寸。
英特爾堆疊奈米帶電晶體的橫截面，2020 年。
在當年的研究中，組合電晶體提供了小於 75 mV 的 10 倍頻程的亞閾值斜率，以及小於 30 mV 的漏極感應勢壘降低因子，適用於長度超過 30 nm 的柵極。 儘管這項工作中的柵極相對較大，但英特爾團隊希望通過自對齊堆疊來顯著減小單元尺寸。
今年5月，英特爾公布了關鍵技術路線圖，“堆疊CFET MOSFET架構”再次出現。 在其演示中，CFET設計可以允許將8個奈米片堆疊起來，以便與RibbonFET一起使用，從而提高電晶體密度。
最近，英特爾展示了使用 CFETS 製作的最簡單的電路之一，並對逆變器進行了多項改進。 CMOS反相器將相同的輸入電壓傳送到堆疊中兩個器件的電網，並產生與輸入邏輯相反的輸出，反相器在乙個鰭片上執行此操作。 英特爾將其描述為：業界首款採用 CFET 的全功能逆變器測試電路，採用 60nm 柵極間距構建。
此次展出的電晶體有三大特點：一是電路密度大。 60 nm 柵極間距，表示高度緊湊的設計，可以建立更密集的電路。 第二，垂直堆垛。 垂直堆疊的雙源漏極外延提高了空間效率。 此外，它使用雙金屬功函式澆口堆疊。 這種垂直堆疊可最大限度地減少互連延遲並提高整體效率。 第三，背面的動力傳輸。 電晶體使用直接器件接觸進行背面供電，這對器件效能和散熱有很大貢獻。
三星將其 CFE 稱為“3DSFET”或 3D 堆疊 FET。 目前，三星的3DSFET結構已被選為下一代GAA技術，並已開始全面商業開發。
與台積電一樣，三星的最新成果已經成功地將柵極間距控制在48nm，其CFET解決方案的功能包括一種在頂部和底部電晶體之間形成介電層以保持間距的新方法。 三星通過用新型濕法化學品乾法蝕刻代替傳統的濕法蝕刻，成功地解決了電隔離堆疊的 N 型和 P 型 MOS 元件的源洩漏問題。
結論
CFET是一種革命性的器件，有可能成為縮小CMOS的終極器件。 然而，CFET技術研究只是乙個開始，在準備就緒之前還有很多工作要做。
該行業已經使用FinFET五代，超過10年，然後GAA到來。 那麼下一代GAAFET也可能使用幾年，至少幾代。 正如台積電所說，新的CFET電晶體需要幾代人才能實現。