2024年，採用3nm工藝的半導體器件將作為先進的半導體工藝進行量產，並加快2nm工藝的研發。 此外，最近有人建議為1nm製程做準備，Trendforce集邦諮詢報告稱，處理尖端製程的邏輯代工廠之間的競爭正在加劇。 2nm工藝計畫於2024年開始量產，台積電、三星電子、Rapidus等先進工藝代工廠正在加緊努力實現這一目標。 台積電的目標是到 2025 年實現 GAA 的 2nm 工藝，與 3nm 工藝 （N3E） 相比，速度提高 15%，功耗降低 30%，並降低晶元密度。 15%以上。 還有傳言稱，該公司已經向包括蘋果在內的主要客戶提供了2nm工藝的樣品。 三星還計畫在 2025 年底前開始生產 2nm 工藝，並宣布已開始與主要客戶進行討論。 Rapidus的目標是在日本大規模生產2nm工藝，預計將於2024年試生產，並於2024年量產。 合作夥伴ASML計畫於2024年在北海道建立技術支援中心，以支援Rapidus原型線上EUV**裝置的啟動、工廠啟動、維護和檢查。 然而，南韓執行董事Takaoenomoto於11月在南韓釜山舉行的半導體相關活動中告訴南韓，“將在2024年建立一條試驗線，以生產尖端晶元的原型，該原型將於2024年開始全面執行，”報告稱，並補充說該計畫可能會被推遲。 現在2nm工藝的實施在望，半導體行業的注意力已經轉移到1nm工藝實施的時間表上。 展望為2024年至2024年。 近日，有報道稱，Rapidus、東京大學和法國Leti已同意合作開發1nm工藝IC設計的基礎技術。 報道稱，兩家公司計畫在2024年開始人員交流和技術共享，旨在建立一流的1nm工藝半導體器件體系，旨在提高自動駕駛和人工智慧的效能。 日本也在考慮與IBM合作開發1nm工藝。 台積電和三星也在積極實施1nm工藝，但台積電原本計畫打造14nm工藝與工廠相容，但在10月份，它放棄了最初設想的土地收購，這可能會發生。 是延遲。 三星計畫在2024年底前推出1.4nm工藝旨在通過增加每個電晶體的奈米片數量、增強電流控制和降低漏電功率來提高效能和功耗。 目前市場份額不大的英特爾，在Trendforce集邦諮詢的報告中並未提及，但該公司目前的目標是在技術上趕超競爭對手，實現“四年內實現五代小型化”的目標。 逐步小型化的方法是正確的道路，但目前尚不清楚是否會遵循這一時間表。 台積電的台灣**鏈上也流傳著資訊，該鏈已將部分使用3nm工藝的下一代CPU外包給台積電。 
英特爾邏輯小型化路線圖（2023 年 8 月英特爾向 ** 在馬來西亞工廠披露的材料。 表示已達到綠色標記的階段）在比利時IMEC於11月在東京舉行的一次活動中，發布了最新版本的邏輯流程路線圖，但實際上，所有技術節點都比之前發布的路線圖晚了一年。3nm 工藝原定於 2022 年進行，但現在已經推遲到 2023 年，最新的路線圖也考慮到了這一轉變，推遲了**一年。 工藝的小型化正在接近其物理極限，在這種情況下，預計要解決該問題需要相當長的時間才能實現超精細結構，因此除非有重大的顛覆性創新，否則未來的小型化可能不會遵循這一路線圖。 然而，在IMEC的新路線圖中，增加了sub-2a（小於2埃），無論其可行性如何，都表明了IMEC對延長摩爾定律壽命的熱情。 
IMEC 將於 2023 年 11 月發布邏輯器件路線圖。 與之前的路線圖相比，N3 及以後的路線圖推遲了一年，並在 2039 年增加了 sub-A2（**2023 年 11 月 ITFJAPAN2023 日的演示材料）-end-
萬一我再也見不到你了，祝你早上好，下午好，晚安！“杜魯門的世界”。
