在 2024 年 SEMI 國際戰略研討會上，我（指本文作者 Scotten Jones）從技術和經濟角度探討了邏輯在十年後的發展方向。 以下是對我的演講的討論。
為了理解邏輯，我認為了解什麼是前沿邏輯器件是有用的。 TechInsights 提供了詳細的封裝分析報告，這些報告是我為 10 個 7nm 和 5nm 裝置獲取的，包括 Intel 和 AMD 微處理器、Apple A 系列和 M 系列處理器、NVIDIA GPU 和其他裝置。
圖 1 說明了晶元區域的組成。
圖1邏輯布局
如圖1所示，邏輯部分佔晶元面積略小於一半，儲存器部分略小於晶元面積的三分之一，IO、模擬和其他部分佔了平衡。 我發現有趣的是，實際測得的SRAM儲存器面積比我通常聽到人們談論的片上系統（SoC）產品的百分比要小得多。 右下角的圖表顯示存在乙個異常值，但除此之外，這些值是緊密聚類的。
單個邏輯幾乎佔據了晶元面積的一半，因此從設計的邏輯部分開始是有意義的。 邏輯設計是使用標準單元完成的，圖 2 是標準單元的平面圖。
圖2：標準單位。
標準單元的高度通常表示為金屬 2 間距 （m2p） 乘以軌道數，但從圖右側可以看出，器件結構的橫截面圖也必須與單元的高度相匹配，並受到器件的物理限制。 取決於接觸多晶矽間距 （cpp） 的單元寬度也是如此，從圖表底部可以看到器件結構的橫截面圖，這同樣受到物理約束。
圖 3 顯示了確定單元寬度和單元高度縮放的實際限制的分析結果。 我有乙個演示文稿，詳細介紹了縮放限制，其中圖 2 和圖 3 之間有幾十張幻燈片，但由於時間限制，我只能提出結論。
圖 3：邏輯單元縮影。
單元寬度縮放取決於 CPP，圖的左側說明了 CPP 如何由柵極長度（LG：柵極長度）、接觸寬度 （WC） 和兩個接觸柵極間隔層厚度 （TSP） 組成。 LG受到洩漏的限制，可以洩漏的最小LG取決於器件型別：具有單個柵極的平面器件能夠使用厚度不受限制的通道表面（約30nm左右）; FinFET 和水平奈米片 （HNS） 限制了溝道厚度 （5 nm），並分別具有 3 個和 4 個柵極。
最後，2D材料引入了一種通道厚度為<1 nm的非矽材料，可以產生低至約5 nm的LG。 由於寄生效應，WC 和 TSP 的擴容能力有限。 最重要的是，2D裝置可以產生約30nm的CPP，而今天的CPP約為50nm。
單元格高度縮放顯示在右側。 HNS 提供單個奈米片堆疊來替換多個鰭片。 然後，向帶有CFETS的堆疊器件的發展消除了水平NP間距，並堆疊了NFET和PFET。 目前的電池高度為150nm至200nm，可以降低到50nm左右。
CPP和電池高度縮放的結合可以產生每平方公釐約15億個電晶體（1500 mtx mm）的電晶體密度，而目前<為300 mtx mm。 需要注意的是，2D材料可能是2030年中後期的一項技術，因此1,500 MTX mm不在這裡討論的時間範圍內。
圖 4 總結了英特爾、三星和台積電宣布的流程。
圖 4：已發布的流程節點。
對於每個公司和年份，顯示裝置型別、是否使用後置電源、密度、功率和效能（如果有）。 功耗和效能是相對指標，英特爾不提供功耗。
在圖 4 中，領先的效能和技術創新以粗體突出顯示。 三星是第一家在 2023 年投入生產 HNS 的公司，英特爾要到 2024 年才會推出 HNS，台積電要到 2025 年才會推出。 英特爾是第一家在 2024 年將背面電源投入生產的公司，三星和台積電要到 2026 年才會推出它。
我的分析得出的結論是，英特爾是 i3 的效能領導者，並在所示期間保持了這一地位，台積電擁有功率領先（英特爾資料不可用）和密度領先地位。
圖 5 說明了我們的邏輯路線圖，並包括預計的 SRAM 單元大小（稍後會詳細介紹）。
圖 5：邏輯路線圖。
從圖5中可以看出，我們預計CFETS將在2029年左右推出，從而提高邏輯密度，並將SRAM單元尺寸減小近一半（SRAM單元尺寸的減小實際上已經止步於最前沿）。 我們預計到 2034 年，邏輯密度將達到 757mtx mm。
邏輯電晶體密度和SRAM電晶體密度如圖6所示。
圖6電晶體密度**。
邏輯和SRAM電晶體密度的擴充套件速度都較慢，但SRAM的電晶體密度已經減慢到更大程度，並且邏輯現在具有與SRAM相似的電晶體密度。
圖 7 總結了 TSMC 與邏輯和 SRAM 的模擬縮放資料。 模擬擴充套件和 IO 擴充套件都比邏輯擴充套件慢。
圖 7：模擬和 io-scaling。
對於較慢的SRAM以及模擬和IO擴充套件，一種可能的解決方案是小晶元。 小晶元可實現更便宜、更優化的工藝來製造 SRAM 和 IO。
圖 8：小晶元
圖 8 右側的圖表來自 2021 年**，這是我與 Synopsys 共同撰寫的。 我們得出的結論是，即使考慮到封裝組裝成本的增加，將大型 SoC 分解成小晶元也可以將成本降低一半。
圖 9 顯示了用於邏輯、SRAM 和 IO 的標準化晶圓和電晶體的成本（請注意，該圖已根據原始演示進行了更新）。
圖 9：成本**。
右圖顯示了標準化晶圓的成本。 邏輯晶圓的成本主要針對金屬層數不斷增加的全金屬堆疊。 SRAM晶圓具有相同的節點，但由於SRAM的布局更規則，因此僅限於4個金屬層。 io晶圓成本基於16nm-11金屬工藝。 我選擇了 16nm 以獲得成本最低的 FinFET 節點，以確保足夠的 IO 效能。
右圖是晶圓成本換算成電晶體成本。 有趣的是，IO電晶體是如此之大，以至於即使在低成本的16nm晶圓上，它們的成本也是最高的（IO電晶體尺寸基於TechInsights對實際IO電晶體的測量）。 邏輯電晶體的成本在2nm上公升，這是台積電HNS的第乙個晶元節點，規模不大。 我們預計第二代HNS節點將擴充套件到14A（這類似於台積電對其第乙個FinFET節點所做的）。 同樣，第乙個CFET節點的成本增加了乙個節點的電晶體成本。 除了一次性CFETS的收縮外，由於收縮有限，SRAM電晶體的成本也在上公升。 該分析的底線是，雖然小晶元可以提供一次性的好處，但電晶體成本的降低將是適度的。
下圖是我們的結論。