Cyclone V 器件概述 Cyclone V 器件旨在同時滿足不斷縮小的功耗、成本和上市時間要求;對高容量和成本敏感型應用的頻寬需求也在不斷增長。 Cyclone VDdevices 通過整合收發器和硬碟儲存控制器進行增強，適用於工業、無線和有線、軍事和汽車市場中的應用。 相關資訊：Cyclone V 裝置手冊：已知問題列出了 Cyclone V 裝置手冊章節的計畫更新。 Cyclone V 型器件的主要優勢Cyclone V 器件系列的主要優勢支援功能低功耗 基於台積電的 28nm 低功耗 （28LP） 工藝技術，包括豐富的硬核智財權 （IP） 模組 功耗比上一代器件低 40% 改進的邏輯整合和差異化能力 8 輸入自適應邏輯模組 （ALM） 多達 13 個59 MB 嵌入式儲存器 精度可調數字訊號處理 （DSP） 將頻寬容量提高 3125 Gbps 和 6144 Gbps 收發器 硬核儲存控制器 整合 Arm* Cortex*-A9MPcore* 處理器的碎片處理器系統 （HPS） 在單個 Cyclone V 片上系統 （SoC） 中緊密整合雙核 ARM Cortex-A9MPcore 處理器、硬核 IP 和 FPGA 支援超過 128 Gbps 的峰值頻寬，以最低的系統成本整合處理器和 FPGA 架構之間的資料一致性 只需兩個核心電壓即可執行 採用低成本線鍵封裝 包括創新功能，例如通過協議配置 （CVP） 和部分重構 683694 | 2018.05.07send feedbackintel corporation。保留所有權利。 英特爾、英特爾徽標和其他英特爾標誌是英特爾公司或其子公司的商標。 英特爾保證其 FPGA 和半導體產品的效能符合英特爾的標準保證，但保留隨時更改任何產品和服務的權利，恕不另行通知。 除非英特爾以書面形式明確同意，否則英特爾不承擔因應用或使用此處描述的任何資訊、產品或服務而產生的任何責任或義務。 建議英特爾客戶在依賴任何發布的資訊和訂購產品或服務之前獲取最新版本的裝置規格。 *其他名稱和品牌可能是其他公司的財產。 Cyclone V 功能概述2. 表徵技術：台積電 28nm 低功耗 （28LP） 製程技術 11 V 核心電壓封裝 線路鍵合低鹵素封裝 在多種器件密度和具有不同器件密度的相容封裝封裝之間無縫遷移 RoHS 相容和引線 （1） 選項高效能 EFPGA 架構增強型 8 輸入 ALM，帶有四個暫存器 內部儲存器塊 M10K - 具有軟糾錯碼 （ECC） 的 10 KB 儲存器塊 儲存器邏輯陣列模組 （MLAB） - 64 位分布式 LUTRAM， 您可以在其中使用高達 25% 的 ALMS 作為 MLAB儲存器 嵌入式硬 IP 驅動器 精度可調DSP 該裝置在同一精度可調DSP模組中支援多達三個訊號處理精度級別（三個9 x 9、兩個18 x 18或乙個27 x 27乘法器） 64位累加器和級聯 嵌入式內部係數儲存器 用於提高效率的預減法器 記憶體控制器 DDR3， DDR2、嵌入式收發器、OPCI Express* （PCIe*）、Gen2 和 Gen1 （x1）。、x2 或 x4） 具有多功能支援的硬核 IP、端點和根埠時鐘網路 高達 550 MHz 的全球時鐘網路 全域性時鐘網路、象限時鐘網路和外設時鐘網路 不使用的時鐘網路可以斷電以降低動態功耗 鎖相環 （PLL） 精密時鐘合成、時鐘延遲補償和零延遲緩衝 （ZDB） 整數模式和分離模式 DeFPGA 通用 IO （GPIO） 875 Mbps LVDS 接收器和 840 Mbps LVDS 傳送器 400MHz 800 Mbps 外部儲存器介面片上終端 （OCT） 33 V 支援高達 16 mA 的驅動強度、低功耗、高速序列介面、614 Mbps 至 6144 Gbps 整合收發器速度 發射預加重和接收器均衡 單通道 SHPS （Cyclone V） 介面外設的動態部分重配置 - 10 100 1000 乙太網** 訪問控制 （EMAC），USB 20 On-Go （OTG） 控制器、四通道序列外設介面 （QSPI） 快閃記憶體控制器、NandFlash 控制器、安全數字多卡 （SD MMC） 控制器、UART、控制器區域網 （CAN）、序列外設介面 （SPI）、I2C 介面、系統外設 - 通用定時器、看門狗定時器、直接儲存器訪問 （DMA） 控制器、FPGA 配置管理器、時鐘和復位管理器 片上RAM和引導ROM繼續。（1） 聯絡英特爾了解可用性。 Cyclone V 器件683694概述 | 2018.05.07 Cyclone V器件概述 資源成員：Coded5 D6Receiver 72 72PCIe， Hard IP Block 2， 2FPGA， Hard Memory Controller， 1 1HPS， Hard Memory Controller， 1 1Arm Cortex-A9 MPCORE， Processor， Dual-Core Dual-Information， True LVDS Buffers in Devices， I O Features in Cyclone V Devices 提供每個器件封裝中的 LVDS 通道數。 填料植入物 表15 HPS Io計數是指HPS中的Ios數量，與FPGA中HPS特定的Io引腳數量無關。 FPGA中的每個HPS特定引腳都可以對映到多個HPS IO。 所示收發器數量為 5Gbps 收發器。 6Gbps 收發器通道數支援取決於資料包和通道使用情況。 有關 6Gbps 收發器通道數的更多資訊，請參閱 Cyclone V 器件手冊第 2 卷：收發器。 桿件 F896 （31 mm） FPGA GPIO HPS i o XCVRD5 288 181 9 （11） D6 288 181 9（11） 6 中 Cyclone V GT 器件的資訊144Gbps 支援功能，Cyclone V 器件手冊第 2 卷：收發器6 Gbps 收發器提供有關 6 Gbps 收發器通道數的更多資訊。 （11） 如果您需要 CPRI （4.）9152 Gbps） 和 PCIe Gen2 傳輸 JITTER，英特爾建議您使用最多 7 個全雙工 CPRI 收發器通道和最多 6 個全雙工 PCIe Gen2 通道。CMU 通道不被視為全雙工通道。
您可以使用 MLab 在 Cyclone V 器件中為分布式記憶體配置多達 25% 的 ALM。 每個裝置的嵌入式儲存器容量列在相關資訊的第 21 頁：Cyclone V 裝置的嵌入式儲存器容量。 精度可調 DSP BlockCyclone V 器件具有支援以下功能的精度可調 DSP 模組： 可配置為支援 9 x 9、18 x 18 和 27 x 27 位的訊號處理精度 原生 64 位累加器 提供 18 位和 27 位模式 級聯輸出加法器，可實現有效收縮 有限脈衝響應 （FIR） 濾波器 內部係數暫存器集， 8 深度，用於 18 位或 27 位模式下的每個乘法器 完全獨立的乘法器操作 第二個累加器反饋暫存器，用於適應複雜的乘法器累加器功能 完全獨立且高效地支援單精度浮點運算 所有模式的推理均由英特爾 Quartus Prime 設計軟體提供。
5cgxfc7c6u19i7n5sgxma3h2f35c3g 5cseba6u19i7snmcf5281cvm80 bcm84848a1kfsblgsca3100-d07-1 lms7002mat24c64d-sshm-tatsamd20e18a-antpic18c252-i/somic4426zm-trjan1n4109-1ksz9031mnxcca3p060-vqg100t24fc512t-i/smat25256b-sshl-tpic16f18425t-e/sllan8720ai-cp-tr25lc1024t-i/smatf16v8b-15puvxm2-1074-14m3181800usb2412-dzk-trattiny48-mur(000e3036)mmad1108mcp1624t-i/chymic5060yml-trpic16c63a-04i/somcp1703t-5002e/dbmcp3425a0t-e/chjantx1n649-1trsst25vf080b-50-4i-s2ae-tmcp23s17t-e/sojan1n411225lc128t-i/st24lc1025t-e/smsg2843dm-trmcp2551t-e/snpd69208milq-tr-leksz8863mlli-tr25c080t-e/snksz9031rnxic-trmcp6001t-i/otksz8081mlxca-tr1n754a-1trmic23051-c4yml-trksz8895fqxipm8531b-f3ei dc>2301 (yyww)1n752a-1e3jantx1n4148ur-1/trat24c512c-sshd-tpic16f872-e/ssmcp33151-05t-e/ms