隨著晶元製造工藝越來越接近物理極限，關於摩爾定律的討論也越來越響亮。 不僅是台積電、英特爾等晶元廠商，Open AI等大型機型廠商也在積極表達對摩爾定律的看法。 摩爾定律今天處於什麼狀態，它的前景如何？
乙個問題：快、慢還是死？
自1965年摩爾定律提出以來，大約有一半的時間是在“被殺”的陰影下度過的。 20世紀90年代，一些產學界人士認為摩爾定律將走到盡頭，理由是193nm光源的波長難以支撐100nm以下的工藝，裝置和器件結構的洩漏嚴重，難以支撐50nm以下的工藝。 幸運的是，這些問題已經通過半導體技術創新一一解決和完善，例如改善漏電問題的高k金屬柵極，以及在光源和矽晶圓之間新增水作為介質的浸沒式光刻，以支援193nm波長的半導體技術發展約10代。
戈登·摩爾（Gordon Moore）首次提出摩爾定律（Fit More Components on Integrated Circuits）。
然而，當工藝一路走到2nm、1nm甚至進一步向下壓痕的Angsm時代時，業界不得不再次面對乙個問題——摩爾定律還能繼續活下去嗎？
摩爾定律已死"——2022年9月，面對業內人士對英偉達下一代ADA Lovelace架構GPU**提公升的質疑，英偉達CEO黃仁勳認為，摩爾定律的失敗是“不可原諒的”。 他指出，由於摩爾定律每18-24個月就能以相同的成本提供兩倍的效能已經成為過去，導致12英吋晶圓大幅上漲，英偉達的GPU不得不漲價。
同為處理器製造商的英特爾和AMD不同意，他們認為摩爾定律可能不如以前那麼好，但它仍然存在。
在英特爾看來，摩爾定律已經放緩，但仍在前進。 英特爾首席執行官帕特·基辛格（Pat Gelsinger）在2023年12月的麻省理工學院（MIT）的一次活動中表示，摩爾定律仍在發揮作用，晶元中的電晶體數量每三年翻一番，這與摩爾通常定義的“電晶體整合每18-24個月翻一番”相比有所放緩。
而AMD首席技術官馬克·馬斯特（Mark **Master）表示，摩爾定律仍然有效，但很難像以前那樣控制成本。 過去，AMD和英特爾等晶元製造商可以每18-24個月提供雙電晶體密度的晶元，並保持與上一代相同的成本範圍。 **師父認為，行業可以通過電晶體技術創新繼續提高電晶體密度，但成本比以前更高。
在否定摩爾定律的言論中，也有完全相反的聲音：ChatGPT之父阿爾特曼認為，人工智慧時代即將產生新版摩爾定律，即“宇宙中的智慧型數量每18個月翻一番”。 這顯然是乙個比摩爾定律更快的迭代週期。 台積電（中國）**副總經理陳平表示，大算力是支撐大模型的必要條件，而算力就是為工藝每單位面積整合更多的電晶體。 對於奧特曼**智慧型計算的增長速度，台積電的工藝“還勉強撐得住”。
對摩爾定律的看法分歧源於技術理解的差異。 事實上，隨著算力場景的不斷演進，下游廠商的判斷標準趨於多樣化，對“晶元效能”的需求優先。 同時，電晶體密度不再是提高晶元效能的唯一途徑。 奧特曼的“新版摩爾定律”代表了業界對晶元算力基礎的新期待。 英特爾和AMD認為摩爾定律仍然具有生命力，也是因為正在開發更多提高晶元效能的方法。
北京大學積體電路學院研究員賈天宇告訴中國電子報記者，僅從電晶體尺寸的壓痕速度來看，摩爾定律確實在放緩，先進技術的成本不降反公升，所以有一種聲音認為摩爾定律正在放緩或已死。 另乙個相對樂觀的聲音認為，新的系統級技術將繼續推動計算系統的效能，例如通過先進封裝等整合技術。 這兩種說法各有千秋，因為未來單個電晶體的尺寸壓痕和效能增益將受到限制，晶元設計將更多地依賴系統級解決方案來整合和擴充套件計算系統的計算能力。 賈天宇說。
Q2：發展空間有多大？
儘管面臨各種技術挑戰，但該行業的材料、裝置和製造商正在通過技術產品創新將摩爾定律延續到埃級。
在電晶體結構方面，半導體廠商已將技術研發延伸到埃級。 在四面柵極的GaA從三面柵欄的FinFET手中接過了工藝規模的接力棒，使3nm及以下的工藝成為可能之後，龍頭公司開發下一代電晶體結構CFE（互補場效應電晶體）被提上日程，將工藝技術推向了Angswagre時代。
CFET與以往電晶體結構最大的區別在於電晶體是垂直堆疊的，這可能開啟三維電晶體結構的新時代。 根據台積電的最新資料，採用CFET垂直堆疊架構的晶元比採用Nanosheet（GAA）架構的器件體積小50%。 台積電、三星和英特爾這三大先進工藝領域的領先企業都在密切關注CFET相關技術。
CFET（**IMEC）的示意圖。
為了保證良好的電源效能，同時晶元面積減小，業界提出了一種背面電源技術。 據了解，傳統的正面供電技術要求訊號和電源線在晶圓正面，對金屬層的引腳間距有嚴格的要求，這限制了晶元面積的收縮。 背面上電技術將訊號與電源線分離，並將電源線轉移到背面進行優化，從而提供更高效的電源**、更低的溫度和更靈活的晶元布局。 據悉，2024年上半年，英特爾將在英特爾20A工藝節點首次採用背面供電技術。 台積電將在2nm工藝中採用背面電源解決方案。 三星的背面電源技術BSPDN將在2nm或14nm工藝。
英特爾的Powervia反向供電測試晶元代號為“Blue Sky Creek”（**Intel）。
在製造裝置方面，高數值孔徑光刻機被視為2nm及以下工藝的關鍵裝置。 高數值孔徑光刻機可以將光學系統的數值孔徑提高到055、實現比傳統光罩更高的精度和光刻速度。 2023 年 12 月，ASML 向英特爾交付了首款高數值孔徑 EUV 光刻系統。
在製造材料方面，金屬氧化物光刻膠（MOR）是市場上用於亞2nm工藝的光刻膠材料之一。 東京電子測試指標顯示，MOR光刻膠的線解像度可以達到7nm，接近02奈米晶元要求。 MOR之所以能達到更高的線解像度，是因為它的核心材料是無機氧化物奈米核，上面覆蓋著一層配位分子。 當EUV光照射到該光刻膠上時，奈米核表面的有機配體被解離，暴露出奈米核的高活性表面。 這種特殊的結構使MOR光刻膠能夠更好地吸收EUV光，從而獲得更高的線解像度。 MOR的主要生產商JRS表示，預計到2024年將擁有10,000加侖的年產能，可容納3000萬片晶圓**。
Q3：如何繼續提高效能？
即使摩爾定律可以延伸到埃級，一旦放慢步伐，智慧型手機、平板電腦、PC等終端裝置所用的晶元是否仍能保持效能逐年提公升的勢頭？ 這可能是大多數消費者關心的問題。
從目前市場上的手機處理器來看，答案是肯定的。
同時，製造商仍然可以在不改變設計原則的情況下進一步提高電晶體效能。 例如，台積電的 5nm 增強版 N5P 針對移動和高效能計算進行了優化，與第一代 5nm 工藝相比，在功耗、效能和密度方面得到了進一步提公升。 蘋果採用 N15P 的 A5 晶元比採用 5nm 工藝的 A14 多 27 個電晶體1%，峰值單核頻率提公升8%，Geekbench的單核和多核得分均略有提公升。
同時，晶元設計廠商也可以在不依賴工藝技術改進的情況下實現處理器的更換公升級。 以高通為例，其驍龍 8+ Gen1、驍龍 8 Gen2 和驍龍 8 Gen3 均採用台積電的 4nm 工藝。 在 Geekbench 5 和 Geekbench 6 的測試中，驍龍 8 Gen2 在單核得分上都略高於驍龍 8+ Gen1，而多核得分則明顯領先於驍龍 8+ Gen1。 根據XDA的估算，Gen2的GPU和CPU效能分別比8+ Gen1高出65%和8%2%。驍龍 8 Gen 3 的效能比其前代產品提高了 30%，能效提高了 20%。
據了解，高通在同乙個晶圓代工廠的同一工藝上實現了兩個處理器效能提公升，關鍵在於計算架構的迭代。 相較於驍龍8+ Gen1的三集群架構，Gen2採用“1+2+2+3”的四集群架構，其中超大核心的架構從ARM Cortex-X2公升級為Cortex-X3。 Gen 3 採用“1+5+2”核心配置，與 Gen2 相比增加了乙個大核心，減少了乙個小核心，超大核心架構進一步公升級到 Cortex-X4。 通過超大核心架構的迭代、大核心的提公升、計算架構的整體優化，高通8系列晶元在相同的工藝流程中實現了一代又一代的效能公升級。
因此，除了專注於工藝技術外，許多晶元製造商也在積極引入其他手段來優化晶元效能。 賈天宇表示，在摩爾定律放緩和智慧型計算需求的雙重壓力下，晶元設計面臨巨大挑戰，行業對技術創新的渴望將比以往更大。 “與傳統上依靠電晶體壓痕來提高效能不同，未來的晶元設計將更多地依賴技術創新。 例如，備受關注的儲算一體化、晶元粒粒一體化等技術，有望為未來晶元的發展提供新的動力。 相信未來晶元效能的提公升仍將保持相對穩定的節奏。 賈天宇說。
Q4：下游市場買單嗎？
儘管高數值孔徑光刻機和背面電源等技術創新可以為摩爾定律“延續生命”，但它們也導致了製造成本的急劇增加。
《晶元浪潮：奈米工藝背後的全球競爭》一書作者餘晟在接受《中國電子報》採訪時表示，如果摩爾定律在上世紀八十年代停止，計算機的CPU效能將不再能夠顯著提高，也無法執行過於複雜的電腦程式。 英特爾製造的CPU只能停留在那個水平，Microsoft不可能不斷公升級迭代Windows作業系統，這樣個人電腦就不會再流行了。 如果摩爾定律在 90 年代停止，計算機將無法使 CPU 和記憶體更小，計算機將笨重且方頭，膝上型電腦也不會誕生。 如果摩爾定律在 00 年代停止，CPU 就不會小到適合手機，移動網際網絡時代也不會到來。 如果摩爾定律在本世紀二十年代停止，人工智慧仍然只會出現在科幻小說中。 因為人工智慧所依賴的演算法、算力、大資料，都離不開高效能CPU、GPU和記憶體的支援。
摩爾定律的放緩也意味著摩爾定律帶來的經濟效益的下降。 首先，晶元製造的投資成本越來越大。 當晶元工藝達到3nm時，需要使用極紫外光刻機，每台極紫外光刻機的成本在10億元以上。 生產過程中的功耗也大幅增加，導致投資成本和生產成本的增加。 其次，從3nm工藝開始，需要引入與以往不同的技術，例如新的電晶體結構，這導致生產難度和生產成本的增加。
半個世紀以來，我們都習慣了人類社會經濟的快速增長。 事實上，在人類幾千年的文明史上，如此快速的增長其實是非常罕見的。 這種快速增長背後的基礎是摩爾定律六十年的延續。 “於晟說。
然而，市場對先進製造工藝的態度並不是接受或放棄的二分法。 如今，計算系統變得越來越複雜，下游市場對計算成本的評估也從基於硬體轉向基於系統。
陳平認為，客戶數量不會隨著工藝節點的縮小而減少，反而會增加。 據他觀察，台積電的第一批先進工藝只有少數客戶採用，但在7nm節點，首批客戶數量大幅增加。 在5nm節點量產的前18個月，5nm量產的產品數量是7nm的兩倍，預計同期3nm節點的產品數量也將是5nm的1個5 倍至 2 倍。
具有更先進工藝的晶元本質上比上一代更昂貴，但將晶元放入系統中對最終系統成本（尤其是運營成本）有巨大的好處。 與晶元購買成本相比，現在很多客戶更關心的是總擁有成本。 陳平說。
以資料中心場景為例，資料中心的主要運營成本是電力和冷卻。 如果通過工藝演進將裝置側的功耗降低20%至30%，則整體執行成本將受到重大影響。
根據IC Insight發布的最新資料，先進製造工藝的市場份額持續增加。 2019年，10nm以下先進工藝的市場份額僅為44%，而到 2024 年，其份額將增長到 30 %。 根據該報告，2024年推動10nm以下先進工藝快速增長的主要驅動力是5nm、4nm和3nm工藝。
2019-2024年晶元製程節點市場份額（資料**：IC Insight）。
復旦大學微電子學院副院長周鵬為記者提供了摩爾定律經濟效益的另一種視角。 他告訴《中國電子報》記者，早期，晶元製造工藝遵循摩爾定律是乙個經濟問題，因為當時半導體還是亟待普及的商業產品，成本是阻礙其大規模推廣的主要因素。 因此，定期將單位面積電晶體數量增加一倍的直接效果是成本的顯著降低，從而促進了晶元的廣泛使用。 如今，半導體技術已經滲透到人類生活的方方面面，人們對晶元的認識也越來越深，對晶元的依賴也越來越重，因此對晶元效能的要求逐漸超過了經濟成本的要求。 這意味著人們願意支付更多費用來體驗更好的效能。
汽車晶元的“加減法”：乙個能力問題各大半導體廠商財報紛紛發布，知其冷暖
作者丨張欣怡，沈聰 編輯丨趙辰梅，編輯丨瑪麗亞 製片人丨連曉東.