高速先生成員 - 江杰。
端接可以解決很多反射問題，如果還有問題，有沒有可能端接電阻電阻值選擇不正確？
對於點對點拓撲，端子分流電阻的電阻值相對容易選擇，終端電阻的電阻值r與傳輸線的特徵阻抗相同。
當VTT為1V時，終端電阻R取為30歐姆、50歐姆和70歐姆接收器電壓，如下圖所示
可以發現，當r和傳輸線的特性阻抗均為50歐姆時，接收端的訊號基本沒有被反射。 原因是接收器的輸入阻抗通常很高，從訊號的角度來看，傳輸到末端的訊號的阻抗是終端電阻的電阻，r與傳輸線特性阻抗的匹配消除了阻抗突然變化引起的反射。
不幸的是，目前絕大多數 DDR 位址控制訊號都是多驅動器拓撲結構，因此問題開始變得複雜。
當DDR的資料訊號速率較高時，為什麼我們更要關注DDR的位址控制訊號？ 資料訊號一般為點對點拓撲結構，且大多具有片上端接（ODT），訊號質量通常通過簡單的佈線拓撲結構和端接加持更能保證。 設計DDR位址控制訊號的難點在於其拓撲結構的複雜性，乙個驅動器的路由拓撲結構對訊號質量的影響太大，即使速率與資料訊號相比減半。
為了使終端電阻的效果更加明顯，我們選擇了乙個困難的情況：乙個驅動器和九個驅動器的DDR4位址訊號，速率為1600Mbps。
由於反射更有可能在近端粒子 DRAM1 DRAM2 處積聚，因此訊號質量更有可能成為那裡的瓶頸。
為了進行比較，讓我們看一下未端接的近端 DRAM1 訊號。
不出所料，波形混亂，眼圖閉合。
讓我們來看看近端粒子的訊號質量如何根據39歐姆終端電阻的原始設計而變化。
很明顯，波形質量有了很大的提高，眼睛也睜開了。 但是，某些波形仍會落在閾值電平（vih：690mV; vil：510mV），在這種情況下，時序很可能會失敗。
下面掃瞄三個終端電阻值：25ohm、39ohm和51ohm，近端粒子訊號的波形對比如下：
可以發現，訊號質量根據這三個電阻值由大到小的變化而逐漸提高。
在比較眼圖的開放程度時，這種趨勢更加明顯。
為了看得更清楚，請展開時間軸上的三個眼睛圖進行比較。
在閾值電平（vih：690mV; vil：510mV）作為判斷標準，25歐姆端接電阻的眼圖就足夠了，其他兩個就不夠了。
當然，這是乙個多負載拓撲結構，需要注意DDR上的其他訊號。 通過對比，高速先生發現了乙個有趣的現象，同樣的電阻變化，遠端粒子DRAM9上的訊號質量變化與近端粒子完全相反。
幸運的是，遠端DDR具有較大的訊號裕量，因為它更接近終端電阻，因此可以“彌補不足”，即使選擇最差的遠端波形為25ohm，眼圖也可以滿足閾值電平要求。
這是否意味著所有單輪驅動多DDR位址控制訊號都具有與終端電阻值變化相同的趨勢？ 僅憑這個案子，High Speed先生無法得出乙個籠統的結論。 唯一可以肯定的是：前途光明，道路曲折，阻力不確定。 拓撲結構越複雜，速率越高，就越需要通過**確定最佳端接電阻。
這就是問題所在。 您知道哪些方法可以優化 DDR 位址控制的訊號質量？
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