報告製作人：東 吳**
以下是原始報告的摘錄。
1.先進封裝的基本邏輯是增加接觸連線，解決摩爾帽。
1.1.奈米工藝由於量子隧穿效應和高成本低收率而困難。
由於量子隧穿效應和高成本低良率，半導體製造工藝難以繼續改進。 自半導體和晶元發明以來，主流發展方向一直是摩爾定律的延伸，電晶體的工藝不斷減少。 減少工藝可以減小晶元的尺寸，增加晶元上的電晶體數量，從而提高晶元的算力、速度和效能，降低功耗，降低成本。 隨著工藝技術向奈米級邁進，工藝越來越難以改進。 主要障礙來自兩個方面。
量子隧穿效應（一種短通道效應）會導致電晶體洩漏和晶元發熱，從而導致晶元效能降低和功耗增加。 電晶體的工作原理是向柵極施加電壓並控制溝道中的自由電荷，以控制從源極到漏極的電流斷裂，從而傳輸 0 或 1 的電訊號。 當柵極兩端的電壓為0時，源極和漏極之間沒有自由電荷，不能通電; 當柵極兩端有正確方向的電壓時，源極和漏極之間有自由電荷，電路導通。 過程，即門或通道的等效寬度。 當溝道寬度減小到一定值時，即使柵極兩端的電壓為0，由於微觀電荷的隨機運動，源極和漏極之間仍有電流流動，柵極不能再控制電流的開/關，電晶體的效能大大降低， 而“洩漏”產生的熱量也增加了功耗。雖然在一些實驗室中已經小規模地使用碳化矽等新材料提出了這一技術挑戰，但尚未發展到可以商業化的程度。
先進工藝晶元的研發和製造成本居高不下，但良品率卻越來越低。 根據IBS和Gartner**的資料，自進入先進工藝時代以來，晶元的設計成本飆公升，5nm的總設計成本達到約5億美元。 EUV光刻機、掩模等也隨著技術要求的提高而增加，這增加了晶元代工的成本。 與此同時，小製程晶元的良率也越來越低。 2023年，有報道稱台積電的3nm良率在55%左右，減半的良率也讓蘋果為其iPhone 15Pro內建的A17處理器晶元談判更便宜**。 據南韓Chosunbiz報道，三星和台積電都在努力超過其3nm半導體良率的60%。 良率低明顯增加了晶元製造成本和銷售壓力。 基於此，主流廠商紛紛轉向採用先進封裝技術，以在不犧牲小工藝晶元的高效能、小尺寸、低功耗的情況下降低成本，彌補先進製造工藝的難點。
1.2.封裝技術的迭代改進，本質上是為了提高連線效率。
封裝技術的迭代過程，其實就是乙個連線效率不斷提高的過程。 在傳統封裝時代，封裝採用通孔插入和表面貼裝方式，引腳密度低，傳輸距離長，頻寬小，電阻大，傳輸效率低。
在20世紀90年代，錫球連線技術取代了引線，增加了接觸面積和引腳密度，減少了傳輸距離和電阻，從而減小了晶元尺寸。 2000年後，正式進入先進封裝時代。 晶圓級封裝減小晶元尺寸，RDL、中介層、TSV等技術提高晶元堆疊密度和效能，MicroBUMP和混合鍵合技術進一步減小觸點間距和堆疊高度。 封裝技術的迭代提高了引腳密度和頻寬，縮短了傳輸距離和電阻，並幾乎提高了連線效率。
先進封裝技術的內在目的是進一步提高連線效率。 為了實現小工藝晶元中小體積電晶體高密度排列所獲得的多功能、大算力，先進封裝技術側重於提高晶元間的連線效率（降低訊號延遲和功耗，提高傳輸速率）和提高連線的緊密性。 提高連線效率通常是通過減少接觸距離以增加接觸密度，以及通過減少晶元之間以及晶元與基板之間的距離來實現的。
主要的先進封裝技術有：重新佈線層技術（RDL）。 晶元的IO觸點通常位於邊緣或邊緣周圍，直接封裝會因引線缺失或太密集而限制連線。 RDL技術將晶元的觸點重新排列到具有更寬敞空間的晶元中間，從而在介面處產生更大和更多的凸起。 如今的 RDL 技術能夠將線距減小到 1-10 m 的範圍。
RDL技術使晶元在封裝後能夠支援更多的引腳，以增加晶元的算力和晶元之間的連線。
這一優勢在晶圓級封裝中得到了廣泛的體現。 晶圓級封裝主要分為扇入式晶圓級封裝（fan-inwlp）和扇出式晶圓級封裝（fan-outWLP），扇入式晶圓級封裝採用RDL在晶元原有區域增加觸點，扇出晶圓級封裝採用環氧樹脂成型材料適當擴大晶元面積，同時採用RDL在二維空間上延伸觸點。
RDL技術可以代替中介層，從而減少連線距離，提高傳輸速率。 該技術可在垂直堆疊封裝時直接連線晶元和基板，從而減小封裝系統的尺寸並提高整合度。 台積電的Info（IntegratedFan-Out）系列封裝技術就是這一優勢的例證。 與POP等傳統的垂直堆疊先進封裝技術不同，Info不使用矽中介層，而是在最底層的邏輯晶元上扇出成型，並使用RDL技術在塑料區域布置上下連線電路，以連線上部晶元和基板。 這種連線稱為 TIVE（通過資訊通過）。 Info 首先用於 iPhone 7，並幫助台積電獲得了蘋果 A10 晶元的所有訂單。
矽通孔技術 （TSV）。 為了縮短傳輸距離，人們使用堆疊的晶元進行包裝。 矽通孔技術通過衝穿晶元的焊點並用金屬材料（主要是銅）填充過孔，實現晶元之間以及晶元與基板之間的垂直互連。 與傳統的平鋪晶元或線狀互連堆疊晶元相比，TSV的先進封裝可以顯著縮短連線距離，提高連線效率。
矽通孔技術是實現 25D 和 3D 包裝的關鍵解決方案。 台積電的CODOS封裝。
大量採用TSV技術，其高速和可靠性使其成為AI等高效能晶元（如NVIDIA A100、H100、AMD Mi300）的主流選擇。
碰撞。 該技術使用凸塊代替傳統引線，從而增加了 IO 觸點的密度並縮短了傳輸距離。 與需要焊盤分布在晶元周圍的引線鍵合技術不同，表面分布的凸塊陣列允許IO觸點分布在晶元中間，大大提高了空間利用率和觸點密度。 使用翻轉夾技術和凸塊垂直連線每個晶元，也比引線鍵合縮短了電路距離。
凸塊技術主要分為球-柵-陣列焊球（BGABALL，直徑0.）。25-0.76mm)；倒裝晶元焊料凸塊（FCBUMP），又稱可控Callapse晶元連線焊點（C4焊點，直徑100-150公尺）; 微凸塊（直徑可小至2 m）。 在連線凸塊時，通常採用熱壓縮鍵合，將焊球熔化、冷卻和熔合，並用底部填充膠填充，以提高晶元的機械效能。 如今，微凸塊的直徑和間距正在縮小。
混合鍵合技術可以解決間距縮小的問題，進一步提高接觸密度和連線效率。 當觸點間距減小到10微公尺左右時，焊球的尺寸太小，在加熱熔化過程中容易完全反應變質，降低導電性。 在種植球的回流焊過程中，兩個相鄰的錫球很容易碰到一起，導致切屑失效。 混合鍵合技術將晶元或晶圓平面上的拋光凹凸塊退火，使Cu略微膨脹，兩個平面完全鍵合，從而減少了連線距離，提高了接觸密度、散熱能力和訊號傳輸精度，從而降低了能耗，提高了效率。 與微凸塊相比，混合鍵合技術可以將 IO 的引腳密度提高 5-10 倍。 目前，混合鍵合技術主要用於晶圓級封裝，在晶圓製造過程中，銅觸頭設計用於連線兩個晶圓，切割後成為整合封裝模組。
台積電、三星和英特爾正在引領混合鍵合技術的發展。 目前，台積電的SOIC技術、三星的X-Cube技術、英特爾的FoverosDirect技術都使用銅對銅直接鍵合。 採用SOIC的AMD Ryzen™ 75800x3D遊戲台式機處理器和Ryzen™ 7000X3D Premium遊戲處理器率先實現量產。
1.2.1.技術難點主要在於精度不足。
隨著 IO 觸點密度的不斷提高，對先進封裝技術精度的需求也在不斷提高。 取 12.例如，RDL重新佈線層中的導線距離、TSV通孔距離和厚度、凸點直徑和間距減小，這需要設計和製造技術和裝置不斷改進。 例如，在混合粘接的情況下，由於接觸面需要完全接觸，並且接觸距離極小（通常在10微公尺以內），因此在設計過程中必須確保兩個平面接觸嚴格相關（誤差不得超過1微公尺）。 在製造中，銅材料沉積到模具上後的化學機械拋光（CMP）要求銅表面非常光滑並適當凹陷，以確保加熱和熔化後平面絕對符合要求。 在貼裝過程中，必須精確定位覆蓋有細銅觸點的晶元，並且不能摻雜灰塵顆粒。
小型化和複雜的晶元在封裝過程中需要更高的精度。 晶元結構變得越來越複雜，垂直堆疊的封裝增加了晶元整合度，如果在封裝過程中不能及時發現缺陷，可能會導致更高的成本和更低的良率。 然而，多層結構、隱藏電路和脆弱的結構使檢測機器難以觸及並保持元件完好無損。 如下圖所示，高階封裝失效分析的挑戰說明了缺陷檢測的難度。
1.2.2.公升級邏輯是為了提高連線效率，降低製造成本。
先進封裝技術的公升級和改進主要有兩個方向：一是通過增加連線密度、縮短連線距離或改善材料相關效能來提高連線效率。 為了提高連線效率，12 討論。 目前，玻璃基板是改善觸點和電路效能的代表技術。
與有機基板相比，玻璃基板可以承受更高的工作溫度，熱膨脹係數接近矽; 具有較高的平整度和結構穩定性; 它具有更好的光學效能，有利於精細光刻。 英特爾預計，在封裝中使用玻璃基板將使連線密度提高 10 倍。
先進封裝的另乙個技術發展方向是降低成本。 先進的封裝需要較高的設計精度和製造裝置，因此價格昂貴。 為了提高先進封裝的滲透率，製造商正試圖減少材料的使用量，並使用成本較低的材料和工藝來緩解成本壓力。 降低封裝成本的典型技術包括英特爾的 EMIB（嵌入式多晶元互連橋接）。 EMIB 屬於 25D封裝，傳統2與5D工藝相比，EMIB放棄了使用整塊矽板作為矽中介層，取而代之的是“矽橋”，它只在兩個小晶元的堆疊之間嵌入乙個矽“橋”，以減少矽的使用量。 基板中的垂直銅柱用於為上部晶元供電，從而減少了昂貴的 TSV 技術的使用。 目前，台積電的Info-LSI和CODOS-L技術也採用了類似的方法。
2.對算力需求的增加導致了先進封裝能力的短缺。
2.1.邏輯晶元是主要需求點，先進封裝使能高速計算。
先進封裝技術主要用於提高邏輯晶元的算力。 算力通常是指晶元每秒可以執行的計算任務數量。 先進封裝主要在兩個方面提高邏輯晶元的算力。
首先，提高處理器整合度，從而提高處理器效能。 先進的封裝可在多個處理器之間實現更快、更緊密的連線，從而增強並行處理資料或執行複雜計算的能力。 例如，蘋果 M1 Ultra 晶元採用矽中介層和矽橋技術連線兩顆蘋果 M1Max 晶元，大大提公升了效能。
其次，通過解決“記憶體牆”和“功耗牆”，可以提高計算機的算力。 目前主流計算機裝置採用馮·諾依曼架構，即處理器、儲存器、控制器等相互分離，各司其職。
指令和資料需要從同一儲存器訪問，並通過同一匯流排在處理器之間傳輸。 控制器發出計算指令後，計算機首先將所需的資料從記憶體中呼叫到處理器，然後在操作完成後將結果傳輸到記憶體中。 在馮·諾依曼架構下，資料在記憶體和處理器之間來回讀取，形成“記憶體牆”和“電源牆”。 一方面，當資料量較大時，處理器與記憶體之間的匯流排頻寬有限，匯流排擁塞，資料傳輸時延增加。 另一方面，資料的重複傳輸會消耗大量電力。 英特爾的研究表明，當半導體工藝達到7nm時，資料傳輸的功耗高達35pj位，佔總功耗的63%7%。先進的封裝可以通過縮短處理器和記憶體之間的連線距離，提高連線效率，增加連線頻寬，降低傳輸功耗。 例如，AMD、海力士和 Nvidia 正在推廣 HBM 記憶體技術，該技術使用 TSV 和矽中介層垂直堆疊 DRAM 晶元，並將 CPU GPU 與記憶體單元封裝在一起。 與傳統記憶體 GDDR5 相比，HBM 具有更高的頻寬、更小的面積（GPU 總面積減少 50% 以上）和更低的功耗（HBM2 的功耗降低 20% 以上），已成為高階高效能計算晶元的首選記憶體解決方案。
2.2.算力供大於求，帶動先進封裝需求增長。
AI大型語言模型對算力的需求呈指數級增長。 全球AI大預言機模型主要採用Transformer模型架構。 Transformer 模型是一種非序列神經網路架構，最初用於執行基於上下文的機器翻譯任務。 Transformer 符號性地採用“注意力層”結構，使用詞嵌入向量疊加編碼作為輸入，可以跟蹤上下文位置的文字之間的關係，從而根據輸入端的文字和文字語料庫生成以下文字，具有能夠並行操作的優點， 注重語境資訊，表達能力強。
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